请教大家们一个基础问题，下图是DDR仿真时序（用block memory generator ，ip核），以下是我的理解，不知是否正确：
1，现实中D触发器要避免CLK和输入同时上升沿，否则会出错（这条肯定是真命题）。
2，fpga的布线中，通常让CLK的线更短。
3，仿真时CLK上升沿触发到来时，采样信号的左值。
因此图一黄虚线时刻：写使能wr_en=0，不能写入。
黄实线时刻：把数据01写入地址01.
4，图二，黄虚线时：写使能wr_en=1，把数据00写入地址00.
黄实线：写使能关闭，把地址01数据读出来，下一时刻输出01
